Cognichip、AI「ACI」で半導体の設計・検証を技術者1人で10日間と報告

Cognichipは、半導体設計向けAI「Artificial Chip Intelligence（ACI）」を使い、顧客が用意した仕様から回路の設計・機能検証までを技術者1人で10日間で進めたとしています。同社は、従来なら設計チームで約20週間を要する作業との比較を示しました。対象は回路の論理設計や検証を行うフロントエンド工程で、ACIは部品の配置や配線などの物理実装を行いません。

55ページの仕様から回路生成と検証を実施

評価に参加したのは、製造工場を持たずに半導体を設計するファブレス企業です。顧客が既存の55ページのマイクロアーキテクチャ仕様書を提供し、ACIが回路内部の構成案を検討したうえで、レジスター間のデータ転送や論理動作を記述するRTLを新たに生成しました。ミドルウェアなどの構成要素の統合も実施しています。

Cognichipは、ACIがハードウェア記述・検証言語SystemVerilogによるテスト環境を生成し、シミュレーション、エラーの特定と修正まで行ったとしています。同社が報告した結果は、検証手法UVMでのカバレッジ90％超と、機能検証の完了です。Cognichipは、評価に用いた回路の複雑さを公表していません。

ACIは9月に投入された半導体工学専用のAIモデルです。これを利用する基盤「ACI Enterprise」は、専用モデルに加え、AIが作業を進める仕組み、プロジェクトの記憶、AIの推論用計算基盤を組み合わせています。

Cognichipは、ルネサスやSiTimeの案件を含む40件超の顧客との取り組みに参加したとしています。対象はマイクロコントローラー、暗号処理回路、ネットワークプロセッサー、RISC-V CPU、AIアクセラレーターなどです。

設計案の変更をRTLと連動させる

ACIが扱う作業は、仕様の分析、内部構成案の探索、RTL生成、機能上の問題の修正、電力・性能・面積を表すPPAの最適化です。既存の回路部品の統合や、製造後にも回路構成を書き換えられるFPGAへの実装にも対応します。

最高製品責任者のステリオス・ディアマンティディス氏は、ACIが複数の構成案を作成・評価し、技術者が採用案を選べると語っています。また、回路内部の構成とRTLを連動させ、一方の変更を他方へ自動的に反映するとしています。Cognichipは、この仕組みによって以前の設計判断を見直しても、開発全体を最初からやり直す必要を減らせると主張しています。

物理実装の前に電力や遅延を予測

物理実装では、回路部品の配置、配線、クロック信号の分配、物理的な検証、最終承認などを従来のEDAツールが担います。EDAは、半導体の設計や検証を自動化するソフトウェアの総称です。

Cognichipは、物理実装へ進む前に設計上の選択肢がPPAへ与える影響を予測し、工程をまたぐ修正を減らすことを目指しています。ディアマンティディス氏は、社内で開発して特性を評価した回路でモデルを学習させ、フロントエンド段階でPPAや物理実装上の影響を推定すると語っています。

同氏は仮の例として、データを先入れ先出しで扱う2つのFIFO回路を1つにまとめ、時間を分けて共用する案を挙げました。動作周波数を10％下げる代わりに消費電力を抑えるといった選択肢を、設計段階で検討する使い方です。

Cognichipは、1200件のオープンソース設計を用いた評価で、従来のEDAツールによる配線前の物理実装結果に対し、一部のPPA特性の予測誤差を約10％に抑えたとしています。同社によると、比較したClaude OpusやGeminiなどの汎用AIモデルの誤差は、指標によって約50〜100％でした。

既存のAI設計支援にも、PPAを最適化する製品があります。Synopsysの「DSO.ai」は、強化学習で設計フローの選択肢を探索し、RTLから製造用レイアウトデータに至る論理・物理領域を最適化します。ACIが仕様からのRTL生成や機能検証を扱うのに対し、DSO.aiが扱うのは物理領域も含む設計フローの最適化です。

検証では実行したコードと試した機能を測る

ACIの評価で使われたカバレッジは、検証でどこまで試したかを測る指標です。コードカバレッジは、RTLの文や分岐、状態遷移などが実行された範囲を測ります。機能カバレッジは、仕様から作成した検証計画にある機能やシナリオが実行されたかを測ります。

ACIのようにテスト環境の生成から検証完了までを扱う仕組みでは、検証計画と判定基準に沿って、機能カバレッジ、コードカバレッジ、動作結果のチェック、回帰テストの成功を組み合わせて完了を判断します。未実施の項目への対応は、追加テストで埋める、到達不能として扱う、理由を記録して除外を承認するなどです。

検証対象が期待どおりに動いたことを自動判定する仕組みも必要です。カバレッジの集計では失敗したテストを除外し、検証計画を設計仕様と照合してレビューします。

学習用回路は合成データで拡充

Cognichipは、自社設計したものと合成技術で生成したものを合わせ、学習サンプルが1000万件を超えたとしています。ディアマンティディス氏は、半導体設計向けの合成サンプルを作る手法に加え、データを取り込むモデルや学習処理の仕組みも開発したと語っています。

専用データを整備するうえでの課題は、公開回路には仕様、RTL、正しさを検証するテスト環境がそろったデータが少ないことです。RTLの推論・生成を評価する「RTL-BenchLS」の研究では、公開リポジトリにVerilogの設計があっても、対応する仕様やテスト環境が不足する点を挙げています。

回路設計用データセット「CircuitNet 3.0」は、8659件の検証済み公開設計を出発点に、設計の構文構造を変化させるなどして1万5000件超へ拡充しています。RTL、回路の接続情報、物理レイアウト、性能指標を結び付け、タイミングや電力の予測モデルを評価する構成です。