Nagare Labsは、AIアクセラレーター上に積層するメモリー「Z2RAM」を開発しています。創業者らの研究では、試作セルが85度で300秒を超えてデータを保持しました。一方、同社が掲げる速度や密度の数値は予測で、製造設備の確保や高温での実証などが課題です。
Z2RAMが狙うメモリーの密度と速度
AI向けチップでは、演算性能に比べてメモリー帯域幅の伸びが遅く、データを供給するメモリーの積層が課題になっています。大容量のDRAMは熱の影響を受けるため、演算チップに近づけるには温度管理が必要です。SRAMは高速ですが、同じ容量を確保するにはDRAMより多くの面積を使います。
Z2RAMは、コンデンサーを使わず、2つのトランジスターとシールドで構成するメモリーセルです。書き込み用トランジスターが記憶ノードに電荷を置き、シールドが隣接セルからのノイズを抑えます。読み出し用トランジスターは電荷を抜かずに状態を検知するため、DRAMのように読み出し後に書き戻す必要がない設計です。
Nagareは第1世代について、6層構成でSRAMの5倍の密度、DRAMの14倍の速度、SRAM比で読み出しエネルギーを3分の1にする性能を予測しています。これらは同社が掲げる目標値で、実測値ではありません。
研究セルの保持時間と温度
創業者らの研究では、2020年の2トランジスターセルは25度で1秒、85度で300ミリ秒のデータ保持を記録しました。2025年の3トランジスターセルは、25度で1,000秒を超える保持時間を示しています。
さらに、非対称の構造を取り入れた3トランジスターセルは、85度で300秒を超えてデータを保持しました。同じ温度で従来型の3トランジスターセルが記録した保持時間は100ミリ秒です。これらは研究段階のセルでの測定結果です。
DRAMを積層する際に想定される上限温度は約95度です。創業者らのセルもZ2RAMも、その温度を超える条件でのデータ保持はまだ実証されていません。また、試験された3トランジスターセルが、Z2RAMの2トランジスター構成でも同様に動作するかは課題として残ります。
積層方法と製造上の課題
Nagareは、アクセラレーターの上にメモリー層を形成し、複数の層を一つのダイ上でまとめて加工する方式を計画しています。同社は300ミリのウェハーに対応する標準的なDUV露光装置を使い、EUV露光を使わずに100層超を目指しています。
複数層を一度に加工する方式で、層数に応じて増えるマスクの制約を回避できるという考えは、まだ実証されていません。研究グループによるシミュレーションでは、7ナノメートル設計の4層構成で、同じ面積の7ナノメートルSRAMに対してビット密度が5.7倍になる結果が示されました。これはZ2RAMの製造実績ではなく、別のセル構成を用いたシミュレーションです。
現在のZ2RAMは研究室の試作品段階です。Nagareは4年以内にタイルのサンプルを提供する目標を掲げ、量産出荷は実現した場合でも今後10年以内としています。同社には自社工場がなく、研究開発設備を拡張するための製造パートナー探しも課題です。
先行するZ-RAMと3D V-Cache
コンデンサーを省くメモリーの構想には先例があります。Innovative SiliconのZ-RAMは、トランジスター自体に電荷を蓄える1トランジスターセルを採用し、SRAMの6トランジスター構成やDRAMのトランジスターとコンデンサーの組み合わせよりセルを小さくすることを目指しました。
Z-RAMはシリコン・オン・インシュレーター（SOI）ウェハーを必要とする方式でした。2007年時点で主要なDRAMメーカーはSOIを使っておらず、Hynixとのライセンス契約も生産に移るかどうかは条件付きでした。AMDは2005年にライセンスを取得しました。
Nagareの創業者は、チップメーカーとの協業モデルとしてAMDの3D V-Cacheを挙げています。AMDのEPYCでは、キャッシュのダイをCPUに積層し、銅同士を接合するハイブリッドボンディングとシリコン貫通ビアで接続しています。AMDは、この接続方式について、従来の3D積層より高い接続密度を実現し、消費エネルギーを抑える設計だと説明しています。ただし、AMDの製品例はチップ積層の実用例であり、Z2RAMの保持時間や性能を裏付けるものではありません。
