中国最大のDRAMメーカー、長鑫存儲技術（CXMT）が、歩留まりの低い状態でAI向け高帯域メモリー「HBM3E」の限定生産を始める計画です。生産品のうち仕様を満たすのは2〜3割とされ、供給量や製造コストが課題になります。
CXMTは2カ月以内に限定生産を計画
CXMTは今後2カ月以内にHBM3Eの限定生産を始める計画です。HBMは、AIプロセッサーなどと組み合わせて使う高帯域幅メモリーで、複数のメモリーチップを積層してデータ転送能力を高めます。
CXMTはすでに中国の複数のAIチップ設計企業へサンプルを送っています。一方、生産するチップのうち仕様を満たして使用できるのは約20〜30％とされます。
比較対象となるSK hynixは、HBM市場をリードし、歩留まりは約70％と報じられています。CXMTの歩留まりでは生産品の多くを廃棄または再加工する必要があり、製造コストの上昇と供給量の制約につながります。
HBM3Eの性能差と積層構造
HBM3Eは、HBM3を拡張した世代です。HBM3の規格はピン当たり最大6.4Gb/sのデータ転送速度を定め、1デバイス当たりの帯域幅は最大819GB/sです。
HBM3Eではピン当たりの速度が9.2〜12.4Gb/sとされ、1スタック当たりの帯域幅は1.2TB/sを超えます。HBM3Eの速度や帯域幅はHBM3を上回ります。
HBMでは、DRAMダイを垂直に積み、TSV（シリコン貫通電極）で層間を接続します。HBM3規格は4段、8段、12段の積層に対応し、将来の16段積層も想定しています。
積層と接続が製造工程を複雑にする
HBMの組み立てでは、各DRAM層にTSVを形成し、マイクロバンプを加えてからダイを切り出します。別に作ったロジック層を土台としてメモリー層を積み、完成したスタックを検査します。
TSVは積層したチップ間の垂直経路を作り、インターポーザーと呼ばれる基板が積層部品をシステムとして接続します。HBMの構成には、DRAMコアのスタック、システムとの接続を担うロジック層、GPUなどにつなぐインターポーザーが含まれます。
マイクロバンプは約4,000個が密集し、多くは直径25マイクロメートル、間隔45マイクロメートルです。この密度で信号・電源経路を確保するため、積層前後に複数段階の検査が行われます。
AI需要と中国の供給制約
HBM3Eの性能は、CXMTの製品でも競争力を左右します。CXMT製品の性能は、SK hynixのHBM3Eよりも旧世代のHBM3に近いと報じられており、歩留まりに加えて性能面でも差があります。
世界的なメモリー不足のなか、データセンター向け需要が増え、メモリーメーカーはデータセンター顧客を優先する傾向にあります。AIモデルの学習や稼働に使うプロセッサーには、処理データを供給するメモリーが必要です。
中国では米国の輸出規制により、高性能メモリーや製造装置へのアクセスが難しくなっています。中国政府はNVIDIA製品に代わる国産プロセッサーの開発を進めており、その取り組みには国内の先端メモリー供給が必要だとされています。
