1δの量産は2027年後半を計画
Micronは今後、平面型の6F²セルを微細化するとともに、3D DRAMも開発する方針です。4F²セルは採用せず、次世代技術としてウェハー接合、High-NA EUV露光、新材料の導入を挙げています。
現行の1γプロセスは、MicronのDRAMで初めてEUV露光を採用した世代で、すでに量産段階にあります。次世代の1δは歩留まりを高める段階にあり、2027年後半の量産開始を計画しています。
Micronは、1δでは1γと比べてビット密度が20％台半ば向上する見込みとしています。この世代は、次世代DDRやLPDDR、グラフィックスメモリー、HBM5などに使う計画で、米国で製造するとしています。
4F²を見送り、微細化と製造技術を継続
Micronは20年以上にわたり4F² DRAMを検討してきましたが、現在のロードマップには採用しないとしています。今後は6F²を基盤に開発を続け、4F²へ移行するのではなく、平面型の微細化と3D化を並行して進めます。
次世代の1εではウェハー接合を導入する計画です。別々のウェハー上に異なる構造を作って接合する方法ですが、組み合わせる構造や、密度・性能・消費電力への効果は公表していません。
その先のζÅではHigh-NA EUV露光を導入し、さらにηÅを平面型DRAMの遠い世代として開発しています。Micronは新材料の種類や各世代の量産時期を公表していません。ζÅは初期開発、ηÅは方式を探る段階です。
3D DRAMはコストと性能を見極めて導入
Micronは平面型の開発と並行して、3D1と3D2という2世代の3D DRAMを開発しています。平面型では主にセルを小さくして密度を高めるのに対し、3D DRAMではセルを垂直方向に配置し、同じ面積により多くの記憶素子を収める構想です。
Micronは、製造コストと性能の両面で平面型DRAMに対抗できる段階で、3D DRAMを導入する考えです。アーキテクチャー、層数、密度目標、量産時期は公表していません。
Lam ResearchのBenjamin Vincent氏は、3D DRAMの一案として、トランジスターやコンデンサーを含む構造をナノシート状に再設計して積層する方法を提示しています。この提案では、ビット線の位置を変えてコンデンサーの加工空間を確保し、ゲートオールアラウンド型トランジスターを使います。
同氏の設計案は28層構造で、層ごとに接続するビア配列なども含みます。一方、横方向の加工、異なる材料の積層・充填、各層を接続する工程が課題として挙げられています。これはLam Researchによる設計提案で、Micronが採用を発表した構造ではありません。
AI向けに顧客別メモリーも開発
Micronは標準品に加えて、顧客のプロセッサーや用途に合わせたHBM（高帯域幅メモリー）を展開します。HBM4Eでは標準品とカスタム品を用意し、その後はカスタムHBM5Eや垂直型メモリーも計画しています。
カスタムHBM4Eでは、メモリーの入出力幅を狭めたり、積層メモリーの土台となるベースダイに追加のロジックを組み込んだりする構成を想定しています。Micronは顧客の要件に応じてベースダイの製造プロセスを選ぶ方針です。HBM4Eでは、性能と電力の目標に合わせて、より先端のCMOS技術が必要になると見込んでいます。
垂直型HBMは、メモリーをインターポーザー上で隣接させるのではなく、ASICやCPUの上に直接積み重ねる構想です。Micronは高密度接続による帯域幅の向上を見込んでいます。電力供給と放熱への対応策として、ハイブリッド接合やヒートスプレッダー、熱を考慮した設計を挙げています。
別の垂直型製品であるvEIMは、最大帯域幅よりも電力効率を重視する用途を狙います。第1世代では、データ転送エネルギーを1ビット当たり1ピコジュール未満に抑えながら、帯域幅2TB/sを目指すとしています。また、Metaとデータセンター向けLPDDR6を共同開発し、LPDDR5比で消費電力を約35％減らす見込みです。
